本文来自微信公众号： 未尽研究 ，作者：未尽研究
在6年量产381款芯片后，华为在ISCAS 2026（IEEE国际电路与系统研讨会）上，正式提出“韬（τ）定律”及其“时间扩展理论”，尝试为后摩尔时代提供一套新的解释框架与技术叙事。
5月25日，华为ITMT（集成技术管理团队）主任兼半导体业务部总裁何庭波指出，应以“时间（τ）缩微”，替代传统的“几何缩微”，作为半导体与电子系统演进的新主线。
这里的τ（韬），源自电子学中的时间常数，用于描述信号传播延迟。在传统芯片设计中，它长期对应于时序优化、互连延迟与数据路径压缩等问题。但在过去的产业叙事中，τ始终是局部设计指标，而非系统演进的核心叙事。人们更习惯用“纳米”去理解芯片的性能进步。
不过，这次，华为提出，摩尔时代的真正价值尺度，不是空间，而是时间。因为芯片的本质，并不是在单位面积内塞进去多少晶体管，而是在单位时间内完成更多的信号传输与状态更新。
芯片信号从起点到终点，需要穿过大量逻辑门与互连线路。整条路上最慢的那一段（最长组合逻辑路径的延迟），就是芯片能跑的最高频率。过去几十年，行业之所以不断缩小晶体管尺寸，本质上是在缩短信号传播距离，从而减少时间延迟。而传统EDA工具与物理设计方法，就是在这样的“几何缩微”的指导下，在二维平面内进行布局布线优化，通过减少拥塞、缩短关键路径、优化寄生电阻电容来逼近时序极限。
但这一范式正在逼近极限。在先进制程下，摩尔定律的边际收益持续下降。尤其在AI时代，计算与数据供给之间的矛盾被急剧放大：算力按芯片面积（N²）扩展，而I/O与带宽却受制于边界（N）扩展，增长远慢于计算单元。结果是，算力规模快速增长，但系统供给能力无法同步提升。
为此，行业正在尝试，在X轴与Y轴构建的二维平面之外，通过Z轴方向的技术与工艺创新，压缩关键路径上的时间常数τ。但当前的2.5D封装，本质仍是传统二维逻辑的延伸。其在X/Y轴上依赖先进制程，而Z轴仍采用宏观尺度工艺，跨层连接密度相差5~6个数量级，更接近chiplet范式下的异构集成。
而华为试图使“逻辑本身的立体化”，即这次论文所提出的逻辑折叠（Logic Folding）的关键概念。这是在cell级别上，对逻辑进行重构，将原本位于同一平面的标准单元拆分至多个有源层，通过超高密度混合键合实现垂直互联。本质上，它需要重构计算拓扑。
相对技术或理论，其难点更在于工艺与工程体系的协同，包括EDA设计、制造工艺、封装技术与测试体系的整体重构。此外，华为也在探索器件层面降低τ，主要通过材料学突破硅基物理限制。
但是，现实约束在于，当前全球半导体产业链已形成稳定分工与路径依赖，各环节缺乏主动进入高风险架构重构的动力。毕竟，它们还能享受一段时间先进制程的红利；2.5D工艺现在仍然够用。
在这一背景下，华为凭借垂直整合能力及其生态地位，成为少数能够同时推进设计、工艺与系统协同优化的厂商之一。而且，过去几年，外部环境的变化也在客观上推动其加速进入下一代技术路径。虽然单轴制程精度仍处于追赶阶段，但先让Z轴先于全球同行进入下一代际，是可行的创新路径。这也将释放成熟工艺的性能潜力，解决先进制程“卡脖子”难题。
事实上，在过去六年的实践中，基于τ定律，华为已成功设计并量产了381款芯片，广泛覆盖了千行百业的需求。其中，将于2026年秋季面世的麒麟芯片，率先采用了局部的逻辑折叠技术，性能大幅提升。到2031年，基于该体系的高端芯片，有望在“等效晶体管密度”上达到1.4nm制程水平。
更重要的是，τ定律的影响并不局限于芯片内部，而是延伸至系统层级。芯片之间、服务器之间乃至数据中心之间，都需要同步压缩数据传输时间与能耗。华为同步推进统一总线UB-Mesh、Hi-ONE近封装光学、背面供电以及近存计算等技术，本质都是如此。
在其技术路线图中，2030年前昇腾芯片仍以chiplet与2.5D架构为主；2030年后逐步引入三维逻辑折叠；到2035年，AI硬件集成度有望较当前提升百倍以上。而τ优化将贯穿整个系统层级。
未来半导体竞争的核心，或许不再是制程精度的极限，而是谁能以最低的时间成本，组织最大规模的计算资源。在这一工艺路径的上，华为已经提前起步了。