本文来自微信公众号： 每日经济新闻 ，作者：每经记者
5月25日，华为发布的“韬（τ）定律”引发半导体行业乃至整个社会热议。
“韬定律”的价值到底在哪里？快思慢想研究院院长、特邀评论员田丰以及深度科技研究院院长张孝荣接受了《每日经济新闻》记者的采访。
田丰认为：“‘韬定律’从四个层级同步压缩信号传播时间常数τ，其系统级效果直接命中AI（人工智能）推理‘数据搬运’瓶颈，而非仅仅提升计算密度。AI推理的真实瓶颈在于数据移动，而非浮点算力。”
在张孝荣看来，“韬定律”把“时延”从结果变成设计起点，用“时间缩微”替代“几何缩微”。“过去优化算力，现在优化数据流动路径。推理时延的瓶颈不在计算有多快，而在数据等多久，这一点的改变是根本。”
从四个层级做到“时间优化”
长期以来，逻辑芯片领域以提升计算能力为核心。摩尔定律的本质是晶体管数量的提升将带来计算性能的提升，而“韬定律”则抓住了AI推理时代的命门，那便是“数据搬运”（或称之为“运力”）。
田丰表示，现阶段主流LLM（大语言模型）在解码阶段，每生成一个token（词元）都需要从内存重载全量权重，矩阵乘法退化为矩阵向量乘法，此时GPU（图形处理器）算力利用率往往低于30%，而内存带宽已达极限。
TrendForce的数据表明，2026年高带宽内存（HBM）需求同比增速仍超过70%。华为论文中披露了一个关键数据点：超过80%的AI集群能耗消耗在数据移动上，而非计算本身；超过70%的系统成本投入到数据存储领域。
可以看出，当下AI推理的瓶颈在于“运力”而非“算力”。
那么，华为的“韬定律”又是如何做到“时间微缩”的呢？主要是从器件层面、电路层面、芯片层面和系统层面入手。
具体方法包括逻辑折叠、近存计算以及灵衢总线等。
逻辑折叠方面，田丰表示：“逻辑折叠将平面布局变为多层垂直堆叠，缩短走线物理长度，等效于在不换制程的前提下，让每个时钟周期内数据能‘跑更远’。对AI推理而言，片上SRAM频率直接影响KV Cache（键值缓存）的读写速度，KV Cache正是长文本推理的关键延迟来源。”
近存计算方面，田丰认为：“近存计算（Near-Memory Computing）是推理时代缓解‘内存墙’瓶颈最具工程可行性的路径，‘韬定律’的四层协同框架天然将其纳入器件层和电路层的τ优化目标，使其具备量产路径而非停留在实验室阶段。”
逻辑折叠、近存计算是芯片内部的结构调整，而灵衢总线更多是系统级优化。
田丰解释称：“灵衢总线重构计算系统互联协议，实现超节点统一内存编址和原生内存语义，其直接目标就是压缩数据在芯片间、机柜间的传输时延。这个方向与2026年全球资本涌向CXL（Compute Express Link，一种开放、行业标准的高速缓存一致性互连协议）存储架构的产业逻辑高度吻合。”
命中AI推理“数据搬运”瓶颈
关于近存计算，田丰介绍：“近存计算的逻辑是：既然数据必须移动，就把计算搬到数据旁边，而非把数据搬到计算单元。‘韬定律’在器件层优化晶体管和互连的寄生电容，直接降低单比特存取的能耗和时延，这是近存计算能效提升的物理基础。”
简而言之，原本的GPU芯片是把数据从HBM搬运到GPU计算核心，由计算核心进行处理；而近存计算的原理是让内存在计算核心旁边。因此，近存计算将大幅提升数据搬运的速度，而数据搬运速度在AI推理时代至关重要。
为何华为选择在当下提出“韬定律”？因为其恰好命中AI推理领域“数据搬运”的核心瓶颈。随着智能体的快速推广，AI推理的调用量大幅提高。如果说决定AI训练的关键是性能，那么决定AI推理的关键便是性价比。
田丰表示：“AI推理的商业化已进入‘成本决定胜负’阶段。推理服务提供商2026年的运营支出（OPEX）结构中，电力成本占比超过30%，而电力成本的主体是数据移动能耗而非浮点计算能耗。”
他进一步介绍，“韬定律”从器件层（降低单比特读写能耗）到系统层（减少跨节点数据搬运次数），在四个层级同步压缩数据移动的能耗。“这意味着，在基于‘韬定律’路径的AI推理集群中，能效比的提升不是单一技术点的改善，而是全链路协同优化的结果。”
张孝荣也表示：“因为推理的瓶颈已经从‘存不够’变成‘搬不动’。近存计算让计算发生在数据所在的地方，本质是把数据搬运的功耗和时延抹掉。这决定了推理能不能大规模、低成本落地。”
“韬定律”或打破“唯制程论”路径依赖
“韬定律”提出后，也有不少业内人士质疑，认为“韬定律”的逻辑折叠类似于3D封装，即“韬定律”没有特别多的独创之处。
张孝荣认为：“如果说逻辑折叠是设计端的降维打击，那么2.5D封装是制造端的‘被动拼图’。前者在图纸上就缩短了物理距离，后者在封装时尽量贴近。这两者存在的根本区别在于，逻辑折叠改变信号走多远，2.5D只改变芯片靠多近。”
在田丰看来，逻辑折叠是芯片设计层的电路拓扑重构，作用于单颗芯片内部逻辑层的纵向整合，与2.5D/3D封装在不同抽象层次上解决不同问题，二者互补而非替代。
他补充表示：“封装是连接已成型的die（裸芯），逻辑折叠是重新布局die内部的逻辑门。”
据悉，2.5D封装（如台积电CoWoS）是在硅中介层上将多颗独立die横向并排连接，各个die用各自的制程独立流片，再通过中介层实现高带宽互联。“HBM+GPU”的组合就是典型案例，HBM和GPU是两颗物理分离的芯片。3D封装（如Intel Foveros）通过TSV（硅通孔）垂直堆叠多颗独立die。
而逻辑折叠的对象是单颗die内部，将原本平铺在一个有源层上的逻辑门电路，按关键信号路径重新分配到两个或多个垂直的有源层，信号在层间通过极短距离的TSV（间距1.5微米，远短于die间封装的TSV间距）直接穿越。这是设计工具层面的问题，而封装是制造工艺层面的问题。
另外，田丰表示，2.5D/3D先进封装需要配合先进制程才能发挥最大效用——台积电CoWoS和N2制程是配套的，拆开任何一个，收益都会下降。
逻辑折叠的关键创新在于，在相同制程节点（如华为当前的6nm/7nm）上，通过电路设计层的创新，实现单代55%的晶体管密度提升——这在传统摩尔定律路径下需要两个完整制程节点的迭代周期（约3年）。
张孝荣也表示：“‘韬定律’提出了一个新思路，本质是用系统集成度换器件微缩度。它打破了‘唯制程论’路径依赖，让华为实现了战略突围。”
田丰总结称：“‘韬定律’的战略价值在于将‘约束’转化为‘定义权’。摩尔定律是台积电、ASML、英特尔联合主导的几何微缩路径，参与者必须采购EUV、追赶制程节点。‘韬定律’将竞争维度转移到系统级时间常数‘τ’。在这个新维度上，中国现有的6nm/7nm制程是有效起点。”