本文来自微信公众号： 赛博汽车 ，作者：王凌方，编辑：|章涟漪
过去半个多世纪，全球半导体行业信奉一条铁律：把晶体管做得越小越好。从微米到纳米，从7纳米到3纳米，芯片性能的飞跃似乎永远与“缩小”二字绑定。然而，这条被称为“摩尔定律”的黄金法则，正一步步走向物理学的“天花板”。
就在整个行业为突破1纳米物理极限而焦虑，甚至开始质疑“几纳米”是否已成为营销游戏时，华为，给出了一个截然不同的答案。
2026年5月25日，华为在ISCAS国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，抛出一个颠覆性的论断：摩尔定律的本质，从来就不是“更小”，而是“更快”。
简单来说，“韬定律”的核心思想是在晶体管、电路、芯片、系统四个层级上系统性压缩信号延迟，目标是大幅减少“时间税”。
目前，华为已经用韬定律的思路设计了381款芯片，覆盖了从手机到服务器到AI加速器的全产品线。
从产业反馈来看，韬定律的系统优化思路已获得全行业普遍认可，但《赛博汽车》在沟通中，也有第三方芯片厂商坦言受制于标准化IP、DDR规范、成熟供应链体系束缚，除华为、英伟达等具备全栈软硬件自研与整机交付能力的头部厂商外，绝大多数芯片设计企业短期内无法完成芯片底层架构重构，仅能借鉴降时延设计思路。
01
跳出摩尔定律，锚定全链路时延优化
过去半个多世纪，摩尔定律主导全球芯片产业发展，依靠晶体管几何尺寸不断缩小实现密度与性能迭代。但迈入7nm制程节点后，EUV成本高企、量子漏电、缩放收益递减等问题集中爆发，单纯依靠光刻微缩的增长路径逐渐触顶。
在此背景下，华为经过六年技术沉淀推出韬定律，跳出“唯纳米论”，将全系统时间常数τ作为核心优化指标，建立器件-电路-芯片-系统四级协同优化体系。
按照何庭波在ISCAS演讲披露内容，韬定律落地的核心载体为逻辑折叠技术，区别于传统平面布线，该技术将单芯片内部逻辑单元拆分至多层有源晶圆，依托1.5μm超细间距混合键合实现垂直互连。今年秋季量产的麒麟芯片将首次规模化商用该技术，实测数据显示，芯片晶体管密度由155MTr/mm²提升至238MTr/mm²，核心能效提升41%，SRAM运行频率涨幅超40%；按照技术规划，依托多层逻辑堆叠迭代，2031年相关芯片有望实现等效1.4nm晶体管密度。
在系统侧，华为配套灵衢统一总线、Hi-ONE光互连技术，打通芯片、服务器跨层级数据传输壁垒，破解AI产业普遍存在的“算力闲置、数据搬运耗时过长”痛点，形成从单颗SoC到超算集群的完整优化方案。
02
逻辑折叠≠传统3D堆叠
韬定律面世后，市场频繁将逻辑折叠与行业已规模化应用的3D、2.5D堆叠混为一谈。多位封装与芯片设计从业者在行业交流中表示，二者虽共享混合键合、TSV等底层工艺，但在拆分粒度、设计逻辑上存在本质区别。
传统3D堆叠以模块粗拆分为主，CPU、缓存、存储各自做成独立裸片后堆叠拼接，同一模块内部电路仍沿用传统二维平面设计，HBM、AMD 3D V-Cache均遵循该路线，优化重心集中在芯片间带宽提升；而华为逻辑折叠实现标准单元级细拆分，同一个功能模块内的逻辑电路可分散排布在上下多层晶圆，通过垂直短线替代冗长平面走线，从芯片内部根源削减RC延迟。
北京大学集成电路学院在官网发表的《北京大学团队在面向“韬定律”3D逻辑折叠设计“真3D”EDA方向取得关键进展》一文也有类似的描述。
文章认为，真3D与赝3D的范式差异可以归结为以下两点。
其一，划分粒度。赝3D以整个模块为最小单位被分到某一片die，模块内部的所有标准单元必然位于同一片die；真3D则支持模块内自由划分，同一模块内的标准单元可以被分布到不同die，设计空间更大。
其二，优化空间。赝3D在每片die上各自进行优化，大量复用传统2D芯片的EDA工具，不允许跨die逻辑变换、移动等操作。真3D则将多die构建的整体空间作为设计空间，各设计阶段均在完整的三维设计空间中进行搜索和寻优，不限制跨die逻辑变换、移动等操作。
资料来源：北大集成电路学院官网；“赝3D（pseudo-3D）”流程（上图）vs“真3D（true-3D）”流程（下图）：模块级划分vs模块内划分
03
理念全员借鉴，底层重构仅少数玩家可行
虽然技术思路很“性感”，但是要落地困难重重。
“很少有企业能像华为、英伟达一样以最终完整系统交付产品，大部分厂商只做单一SoC、MCU或者存储芯片，再由系统厂商整合。对于单芯片设计企业而言，产品研发高度依附DDR迭代路线、通用标准化IP生态，受制于现成供应链框架，没有能力打破现有体系、全盘重构芯片底层架构，仅能借鉴系统降时延的设计思路。”某芯片企业技术负责人孙先生这样对《赛博汽车》说道。
受上述产业分工约束，“韬定律”落地天然出现分层格局。其一，全栈巨头率先深度落地。华为拥有从芯片设计、封装、终端、服务器全链条自研能力，这样的企业才具备按照τ指标重构全系统架构，并能够完整落地整套方法论；其二，中小Fabless止步局部优化。国内多数芯片设计企业依赖通用IP、标准化存储接口，无法改动底层架构，仅在新品研发中增加全链路时延评估环节，优化片上缓存与计算单元互联线路；其三，通用芯片领域基本不落地逻辑折叠。MCU、低端消费电子芯片对性能密度需求有限，现有平面工艺+传统堆叠足以满足量产，仅在架构设计中参考时延优化思想。
孙先生在沟通中，将其类比新能源汽车产业发展路径，“新能源车替代燃油车，大方向明确，但受制于供应链、工具链、成本约束，三五年难以形成产业颠覆性变化，整体落地周期一般以十年为周期。”
除了芯片企业，“韬定律”也带动全产业链价值重估。封测端，长电科技、通富微电加速布局超细间距混合键合产线，现有产线逐步适配逻辑折叠样品封装需求；EDA端，华大九天等国产厂商启动真3D工具预研，补齐三维布局、跨层时序优化能力；光互连赛道，国内厂商围绕Hi-ONE技术路线迭代高密度板载光模块，光互联从通信行业加速切入算力硬件。
不可否认，华为要引导的是一条漫长且艰辛的转型发展之路。
但无论如何，华为“韬定律”的价值是值得肯定的。当全世界还在纳米数字的游戏中内卷，华为选择了这条更朴素、也更艰难的路——向时间要性能。从381款芯片的默默落地，到逻辑折叠技术在秋季麒麟芯片上的规模化亮剑，六年蛰伏，华为用自己的躬身实践，为整个半导体行业画出了一张全新的航海图。
当然，这张航海图的可靠性还需要时间来验证。
我们可以期待，或许很多年后，当人们回望中国半导体的突围史，会发现2026年的ISCAS演讲是一个标志性节点：从那一天起，我们不再问芯片“能做到几纳米”，而是问“能跑多快”。
“韬定律”的发布，让时间第一次站在了中国芯这一边。